Microordenador de control del analizador de espectro de banda estrecha (Introducción PLL)
Las microcomputadoras para el control de analizadores de espectro serán principalmente la serie PIC equipada con una función de conversión A/D, que se ha vuelto más fácil de obtener, y la AKI-H8.
Hablando del control del analizador de espectro, creo que se puede dividir ampliamente en tres tipos.
(1) Control de frecuencia --- Barrido de la banda de frecuencia del analizador de espectro. (2) Control de detección de señal --- Operación de conversión A/D de la señal de detección del analizador de espectro
( 3) Control de comunicación ---- Comunicación de datos con una computadora personal, comunicación de datos de pantalla de cristal líquido Aquí, (1) se explicará el control de frecuencia . ・Control de frecuencia por microcomputadora (edición de sintetizador de frecuencia PLL)
El control de frecuencia por una microcomputadora generalmente se centra en el circuito PLL, por lo que comenzamos con "¿Qué es un circuito PLL?" Los PLL (Phase Locked Loops) se utilizan ampliamente en campos como equipos de comunicación inalámbrica, generadores de señales estándar y control de motores, y pueden considerarse osciladores de frecuencia variable en un sentido amplio. Actualmente, varias empresas venden LSI que se han convertido en un solo chip.
La configuración más básica de un circuito PLL es como se muestra en la Figura 1, y la característica es que constituye un circuito de retroalimentación.
el bloque basico es
- Generación de frecuencia de referencia fs (buena estabilidad de frecuencia gracias al oscilador de cristal y al divisor de frecuencia)
- Fase, comparación de frecuencia (detección de diferencia de frecuencia)
- Filtro de bucle (determina la capacidad de respuesta del bucle de retroalimentación)
- VCO (oscilador controlado por voltaje para generar onda sinusoidal o cuadrada)
- Divisor N (divide la salida del VCO en 1/N y emite fo/N)
etc.
En un circuito PLL que usa un VCO de alta frecuencia, la velocidad de conteo del divisor N no puede mantenerse, por lo que hay casos en los que se inserta un divisor de frecuencia fijo llamado preescalador, o se usa un método de trago de pulso, en el que dos sistemas se utilizan en el bucle Se utiliza un método con un preescalador agregado.
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| Figura 1. Diagrama de bloques básico del circuito PLL |
En primer lugar, se utiliza un oscilador de cristal de 12,8 MHz en el oscilador de referencia. En este momento, si un divisor de frecuencia (también llamado contador de referencia programable) se establece en 1/1280, la frecuencia de oscilación estándar fs será de 10 kHz. Por cierto, la señal del oscilador local fo generada por el VCO se divide en 1/N por un divisor de frecuencia 1/N (también llamado contador programable). El comparador de fase compara con precisión parte de la salida del VCO extraída como resultado (aquí 10 kHz) y la señal exacta de 10 kHz obtenida del oscilador de cristal. Aquí, si hay un error, se emite una señal de nivel de voltaje desde el comparador de fase a través del filtro de bucle y se transmite al VCO para eliminarlo. El filtro de bucle sirve para determinar la capacidad de respuesta del bucle de retroalimentación. El VCO responde rápidamente y produce una señal de oscilador local de la frecuencia correcta. Dado que la señal del oscilador de referencia es de 10 kHz, la salida de la señal del oscilador local del VCO también está en unidades de 10 kHz. Esta es la razón por la que muchos PLL tienen pasos de 10 kHz.
Ahora, en el circuito PLL, la frecuencia se puede cambiar fácilmente configurando los datos de división (N).
Dado que todas las configuraciones de datos de frecuencia se pueden controlar eléctricamente, se pueden controlar fácil y libremente mediante un PIC externo, H8 u otra microcomputadora.
Pongamos un ejemplo para explicar un poco más claramente cómo funciona el PLL.
Por ejemplo, si la relación de división del divisor 1/N
es 1 ---- 10k x 1 = 10 kHz
si la relación de división es 2 ---- 10k x 2 = 20 kHz
si la relación de división es 3 --- - 10k × 3 = 30 kHz
Si la relación de división es 10 --- 10 k × 10 = 100 kHz
Si la relación de división es 100 -- 10 k × 100 = 1 MHz
. . . . .
De esta forma, la frecuencia se puede cambiar en pasos de 10 kHz cambiando los datos del contador N en unidades de la salida del oscilador de referencia (aquí, 10 kHz).
Además, dado que se puede cambiar la relación de división de frecuencia 1/R (1/1280 aquí) del oscilador de referencia, es posible controlar la frecuencia de paso.
Es decir,
el ajuste de la frecuencia de salida fo del circuito PLL viene dado por la siguiente fórmula (1).
(fosc es la frecuencia del oscilador de cristal)
fo = N x fosc ÷ R ------ Fórmula (1)
A partir de ahora, el circuito PLL era una tecnología muy difícil hace más de diez años. Hay algunos artículos sobre producción de PLL, pero requería una tecnología bastante avanzada. Por lo tanto, no había forma de que los principiantes y principiantes hicieran su propio trabajo. Sin embargo, los LSI que se han convertido en chips individuales ahora están siendo vendidos por varias compañías, por lo que incluso los principiantes pueden hacerlos fácilmente con solo unos pocos trucos. Aquí, dominemos el método de control PLL utilizando el MB1501, un sintetizador de frecuencia PLL con un preescalador integrado compatible con 1,1 GHz, fabricado por Fujitsu.
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| Figura 2. Sintetizador de frecuencia MB1501 PLL |
MB1501 fue vendido por Akizuki Denshi Tsusho a un precio bajo de ¥ 300 cada uno hasta hace unos años, así que elegí este IC. Hay varios tipos de circuitos integrados PLL, e incluso si el rango de frecuencia que se puede manejar es diferente, el uso es el mismo, por lo que no hay una necesidad particular de ceñirse al MB1501. Lo que puedes conseguir está bien. Sin embargo, el rango de frecuencia de funcionamiento debe ser capaz de manejar hasta aproximadamente 1 GHz. (MB1501 admite hasta 1,1 GHz)
MB1501 es un sintetizador de frecuencia PLL de entrada en serie capaz de utilizar el método de deglución de pulsos. Dado que se vuelve difícil contar con un divisor de frecuencia 1/N (contador programable) a una frecuencia tan alta como GHz, se ideó un método para reducir la frecuencia contable utilizando un preescalador. Si se usa un preescalador de 2 coeficientes en este momento, la relación de división total resultante será un valor de conteo expresado por M×N+A y, como resultado, la frecuencia de entrada máxima del divisor de frecuencia programable se puede aumentar como un todo. La Figura 3 muestra un diagrama de bloques del método de deglución de pulsos. En comparación con el diagrama de bloques básico de la Figura 1, puede ver que se agregan dos sistemas de preescaladores en el bucle del divisor de frecuencia 1/N (contador programable).
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| Figura 3. Diagrama de bloques del circuito PLL del sistema de tragado de pulsos |
El control del sintetizador de frecuencia PLL se puede realizar
(1) configurando el contador de referencia "R" que determina la frecuencia del oscilador de referencia
(2) configurando el contador programable "N"
(3) 2 La configuración del valor de división " M" del
ajuste del prescaler del coeficiente (4) del contador de golondrinas "A"
será controlado por la microcomputadora. Todos los ajustes de entrada son entradas en serie.
El ajuste de la frecuencia de salida fo del circuito PLL se selecciona de acuerdo con la siguiente fórmula (2).
(fosc es la frecuencia del oscilador de cristal)
fo=[(M×N)+A]×fosc/R ------ Fórmula (2)
Aquí, en el ejemplo MB1501,
M: valor de división de frecuencia del preescalador (64 o 128)
N: Valor de configuración del contador programable (16 a 2047)
A: Valor de configuración del contador de golondrina (0 a 127, A<N, A<M)
R: Valor de configuración del contador de referencia (8 a 16383
).
Aquellos que manejan circuitos integrados PLL que no sean MB1501 probablemente tengan un rango de valor establecido diferente, pero si se trata de un método de deglución de pulsos, debe seguir la ecuación (2).
Ahora consideremos un ejemplo de ajuste de frecuencia usando la ecuación (2).
(Ejemplo de cálculo 1) ¿Qué debo hacer cuando quiero obtener una frecuencia de oscilación local de fo=543.210MHz?
El oscilador de cristal utiliza un módulo de cristal de ultra alta precisión disponible en Akizuki Denshi Tsusho por 200 yenes por unidad, teniendo en cuenta su estabilidad. Por lo tanto, fosc=12.8MHz.
A continuación, dado que el dígito inferior de la frecuencia de oscilación es 10 kHz, la frecuencia del oscilador de referencia es 10 kHz. A partir de fosc÷R=10kHz, el valor de ajuste del contador de referencia se obtiene como R=1280.
A continuación, se determina el valor de división M del preescalador, pero se seleccionará M = 64 o M = 128.
(1) Suponiendo que M = 64,
fo = [64 x N + A] x 10 kHz = 543,210 MHz,
N = 848 y A = 49.
(2) Por cierto, suponiendo que M = 128,
fo = [128 x N + A] x 10 kHz = 543,210 MHz,
N = 424 y A = 49.
Por lo tanto, en este caso, existen dos métodos de configuración para la misma frecuencia.
(Ejemplo de cálculo 2) ¿Qué debo hacer cuando quiero obtener una frecuencia de oscilación local de fo=210.456MHz?
De manera similar, cuando se utiliza el módulo de cristal de ultraprecisión fosc = 12,8 MHz, el dígito inferior de la frecuencia de oscilación es de 6 kHz, por lo que la frecuencia del oscilador de referencia es de 1 kHz. A partir de fosc÷R=1kHz, el valor de configuración del contador de referencia se obtiene como R=12800. Está bien porque está dentro del rango de valor establecido (8 a 16383) del contador de referencia R.
(1) Primero, suponiendo M=64,
De fo = [64 x N + A] x 1 kHz = 210,456 MHz,
se puede obtener N = 3288 y A = 24, pero es NG porque supera el rango de valor establecido (16 a 2047) del contador programable N.
(2) A continuación, suponiendo que M = 128,
fo = [128 x N + A] x 1 kHz = 210,456 MHz,
N = 1644 y A = 24.
Por lo tanto, solo se puede configurar M=128 en este momento.
(Ejemplo de cálculo 3) ¿Qué debo hacer cuando quiero obtener una frecuencia de oscilación local de fo=654.321MHz?
Dado que fosc=12,8MHz y la frecuencia del oscilador de referencia es 1kHz, el valor de configuración del contador de referencia es R=12800.
(1) Primero, suponiendo que M = 64,
fo = [64 x N + A] x 1 kHz = 654,321 MHz,
N = 10223, A = 49,2047), entonces es NG.
(2) Por otro lado, si M=128, de
fo=[128×N+A]×1kHz=654.321MHz,
Se puede obtener N = 5111 y A = 113, pero esto también es NG porque excede el rango de valor establecido (16 a 2047) del contador programable N. Por lo tanto, fo=654.321MHz no se puede configurar. Puede ver que cuanto más baja es la frecuencia de referencia, más difícil es aumentar la frecuencia de oscilación local. Esta es una limitación de configuración de frecuencia, así que tenga esto en cuenta.
(Nota) Aunque se dice que no se puede hacer, significa que no es posible configurar el circuito PLL MB1501 como "único". Puede ser posible combinándolo con el circuito DDS . ¡Compruébalo en el futuro! .
A continuación, veamos el diagrama de disposición de terminales del MB1501. El MB1501 es un componente de montaje en superficie en un paquete SOP de plástico de 16 pines como se ve en la Figura 4.
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| Figura 4. Diagrama de disposición de terminales MB1501 |
| IDENTIFICACIÓN | símbolo terminal | E/S | Característica Descripción |
| 1 | ENTRADA OSC | yo | Terminal de conexión de oscilación de cristal y terminal de entrada del divisor de frecuencia de referencia (OSC IN = terminal de entrada del circuito del oscilador, OSC OUT = terminal de salida del circuito del oscilador) |
| 2 | OSC SALIDA | o | |
| 3 | vicepresidente | - | Pin de fuente de alimentación para la salida de la bomba de carga |
| 4 | vcc | - | terminal de alimentación |
| 5 | Hacer | o | La característica de fase se invierte configurando el terminal de salida PC terminal de la bomba de carga interna. |
| 6 | TIERRA | - | borne de tierra |
| 7 | LD | o | Terminal de salida del comparador de fase LD="H": Cuando está bloqueado LD="L": Período correspondiente a la diferencia de fase entre fr y fp |
| 8 | Aleta | yo | Terminal de entrada del preescalador (debe estar acoplado a CA) |
| 9 | Reloj | yo | Registro de desplazamiento de 19 bits y terminal de entrada de reloj de registro de desplazamiento de 16 bits Los datos se leen en el flanco ascendente del pulso de reloj. |
| 10 | Datos | yo | El último bit de datos del terminal de entrada de datos en serie en código binario es un bit de control. Cuando el nivel "H": envía datos al latch de 15 bits. Cuando el nivel "L": envía datos al latch de 18 bits. |
| 11 | LE | yo | Cuando el terminal de entrada de señal de habilitación de carga LE="H" (o abierto), el contenido del registro de desplazamiento se envía al pestillo en combinación con el bit de control de datos en serie (con resistencia pull-up). |
| 12 | FC | o | Cuando el pin de cambio de fase del comparador de fase FC = "nivel L", las características de la bomba de carga y el comparador de fase se invierten (con resistencia pull-up) |
| 13 | es | o | Equivalente a la salida del divisor de frecuencia de referencia del terminal del monitor de entrada del comparador de fase |
| 14 | fp | o | Equivalente a la salida del divisor de frecuencia de referencia del terminal del monitor de entrada del comparador de fase |
| 15 | φP | o | Las características de fase se invierten configurando el terminal de salida Terminal PC del comparador de fase de la bomba de carga externa * El terminal φP es N-ch, salida de drenaje abierto |
| dieciséis | φR | o |
La entrada de datos en serie se realiza mediante tres entradas de terminal de datos, terminal de reloj y terminal LE, y el divisor de frecuencia de referencia y el divisor de frecuencia de comparación se pueden controlar de forma independiente.
Los datos en serie se cargan secuencialmente en el registro de desplazamiento interno en el flanco ascendente del reloj y se transfieren al pestillo en combinación con los datos de control cuando la habilitación de carga está en el nivel [H] (o abierta). Es decir,
datos de control: [H] ---> transferencia a latch de 15 bits (configuración M, R)
Datos de control: [L] ---> transferencia a latch de 18 bits (configuración N, A)
(1 ) Cómo configurar el preescalador (M) y el contador de referencia (R)
La figura 5 muestra la ubicación de los bits de configuración de la relación de división. Este bit de configuración se ingresa en serie desde el terminal de datos.
Primero, ingrese el bit de configuración de la relación de división del preescalador (M) en los datos del primer bit (donde está escrito SW). En este momento, había dos tipos de configuraciones, pero cuando M=64, ingrese SW=[H], o cuando M=128, ingrese SW=[L].
A continuación, ingrese los bits de configuración de la relación de división del contador de referencia (R) en las posiciones S14 a S1. Para estos 14 bits, la relación de división se puede establecer de 8 a 16383 como se muestra en la Tabla 2. Sin embargo, está prohibido establecer una relación de división inferior a 8.
Introduzca [H] para el último bit (bit de control).
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| Figura 5. Prescaler (M) y contador de referencia (R) posiciones de bit de ajuste de relación de división |
| Tabla 2. Relación de división del contador de referencia (R) |
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| (Nota) Está prohibido establecer una relación de división inferior a 8. |
(2) Método de configuración del contador programable (N) y del contador de deglución (A)
La figura 6 muestra las posiciones de los bits de configuración de la relación de división.
Introduzca los bits de configuración de la relación de división del contador programable (N) en las posiciones S18 a S8. Para estos 11 bits, la relación de división se puede establecer de 16 a 2047 como se muestra en la Tabla 3. Sin embargo, está prohibido establecer una relación de división inferior a 16.
En las posiciones S7 a S1, ingrese los bits de configuración de la relación de división para el contador de tragos (A). Para estos 7 bits, puede configurar la relación de división de 0 a 127 como se muestra en la Tabla 4.
Introduzca [L] para el último bit (bit de control).
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| Figura 6. Posición del bit de ajuste de la relación de división del contador programable (N) y el contador de tragos (A) |
| Tabla 3. Relación de división del contador programable (N) | Tabla 4. Tasa de división del contador de golondrinas (A) | |
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| (Nota) Está prohibido establecer una relación de división inferior a 16. |
Consideremos un ejemplo de configuración de entrada basada en el método de configuración anterior.
(Ejemplo de entrada de configuración) ¿Cuál es la configuración cuando desea obtener una frecuencia de oscilación local de fo=543.210MHz?
Del ejemplo de cálculo 1 anterior, hay (1) M = 64 y (2) M = 128, así que veamos los dos métodos de configuración de entrada.
(1) Cuando M=64 de la
Fig. 5, ajuste SW=[H].
A continuación, el valor establecido del contador de referencia, R=1280, se expresa como 00010100000000 en notación binaria (para 14 bits).
Dado que 1 corresponde a [H] y 0 corresponde a [L], respectivamente, S14=[L], S13=[L], S12=[L], S11=[H], S10=[L], S9 =[ H], S8=[L], S7=[L], S6=[L], S5=[L], S4=[L], S3=[L], S2=[L], S1=[ L] . El último bit de control es C=[H].
Por otro lado, el valor establecido del contador programable, N=848, se expresa como 01101010000 en notación binaria (para 11 bits).
Por tanto, de la figura 6, S18=[L], S17=[H], S16=[H], S15=[L], S14=[H], S13=[L], S12=[H], S11 = [L], S10=[L], S9=[L], S8=[L]. Además, el valor de configuración del contador de tragos, A=49, es 0110001 cuando se expresa en notación binaria (para 7 bits). Por lo tanto, S7=[L], S6=[H], S5=[H], S4=[L], S3=[L], S2=[L], S1=[H]. El último bit de control es C=[L].
(2)Cuando M=128 De
la Fig. 5, establezca SW=[L].
A continuación, el valor establecido del contador de referencia, R=1280, se expresa de manera similar en notación binaria (para 14 bits) como 00010100000000.
Dado que 1 corresponde a [H] y 0 corresponde a [L], respectivamente, S14=[L], S13=[L], S12=[L], S11=[H], S10=[L], S9 =[ H], S8=[L], S7=[L], S6=[L], S5=[L], S4=[L], S3=[L], S2=[L], S1=[ L] . El último bit de control es C=[H].
Por otro lado, el valor establecido del contador programable, N=424, se expresa como 00110101000 en notación binaria (para 11 bits).
Por tanto, de la figura 6, S18=[L], S17=[L], S16=[H], S15=[H], S14=[L], S13=[H], S12=[L], S11 = [H], S10=[L], S9=[L], S8=[L]. Además, el valor establecido del contador Swarovski, A=49, se expresa de manera similar en notación binaria (para 7 bits) como 0110001. Por lo tanto, S7=[L], S6=[H], S5=[H], S4=[L], S3=[L], S2=[L], S1=[H]. El último bit de control es C=[L].
La entrada de datos en serie se realiza con 3 entradas de terminal de datos, terminal de reloj y terminal LE. La Figura 7(a) muestra el cuadro de tiempos de configuración para el divisor de frecuencia de referencia (preescalador y contador de referencia), y la Figura 7(b) muestra el cuadro de tiempos de configuración para el divisor de frecuencia de comparación (contador programable y contador de golondrina). La diferencia entre las dos configuraciones es que el bit de control (C) está determinado por [H] o [L].
Como se muestra en las figuras 7(a) y 7(b), los datos en serie se toman secuencialmente en el registro de desplazamiento interno al aumentar el reloj y se combinan con los datos de control cuando la señal LE de habilitación de carga está en [H]. nivel (o abierto). Es decir, el ajuste cambia cuando la señal LE pasa al nivel [H]. Incluso si se ingresan los Datos o el Reloj apropiados, si LE es [L], la configuración no cambiará. Por lo tanto, cuando hay varios circuitos PLL, es posible compartir la línea de señal de datos y la línea de señal de reloj. Este es también un pequeño conocimiento para ahorrar la cantidad de señales de control de la microcomputadora.
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| Figura 7(a). Diagrama de tiempo cuando se configuran el preescalador y el contador de referencia |
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| Figura 7(b). Cuadro de tiempo al configurar el contador programable y el contador de degluciones |
alrededor del PLL Consideremos la configuración del circuito alrededor del PLL con referencia al diagrama de disposición de pines en la Figura 4 y las funciones de los pines en la Tabla 1. Creo que la conexión más simple es como se muestra en la Figura 8.
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| Figura 8. Configuración del circuito alrededor de PLL (1) Configuración básica |
Conecte un oscilador de cristal al primer pin (OSCin) y al segundo pin (OSCout) del MB1501 como oscilador de referencia. C1 y C2 están determinados por el oscilador de cristal, pero si se conecta un condensador de varias decenas de pF, oscilará en la mayoría de los casos.
Los pines 3 (Vp) y 4 (Vcc) son terminales de fuente de alimentación y normalmente están conectados a una fuente de alimentación de +5V. Conecte un condensador de derivación (condensador de cerámica) de 0,1 μF cerca del pin.
El pin 5 (Do) es el terminal de salida de la bomba de carga interna y está conectado al filtro de circuito. El contenido de la configuración del circuito del filtro se publicará más adelante. 6 pines es terminal GND.
El séptimo pin (LD) es el terminal de salida del comparador de fase y emite el nivel [H] cuando el PLL está funcionando (firmemente bloqueado). Este terminal se utiliza únicamente para comprobar el funcionamiento y normalmente no se conecta a ningún sitio.
El pin 8 (aleta) es el terminal de entrada del prescaler. Conéctese al pin de SALIDA VCO a través de un capacitor de aproximadamente 1000pF.
El noveno pin (reloj) es el terminal de entrada del reloj y el décimo pin (datos) es el terminal de entrada de datos en serie. Tire hacia abajo con una resistencia de aproximadamente 47kΩ respectivamente. Además, el pin 11 (LE) es el terminal de entrada de la señal de habilitación de carga. Este pin tiene una resistencia pull-up incorporada, por lo que no es necesario conectar una resistencia a este pin.
El pin 12 (FC) es el terminal de conmutación de fase del comparador de fase. Un poco más de detalle sobre lo que hace este pin. Consulte la figura 9. Dependiendo del voltaje de sintonización del VCO, existen características (1) cuando la frecuencia de salida del VCO aumenta y características (2) cuando disminuye. El pin FC se hace compatible con los tipos de VCO con diferentes polaridades. La mayoría de los VCO utilizan un varicap (condensador variable) para la sintonización, por lo que la polaridad del VCO es (1). En este momento, el pin FC normalmente se deja abierto.
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| Figura 9. Acerca de la polaridad de VCO y la configuración de FC |
El pin 13 (fr) y el pin 14 (fp) son los terminales del monitor de entrada del comparador de fase, estos terminales se usan solo para verificar el funcionamiento y normalmente no se conectan a ningún lado.
El pin 15 (φP) y el pin 16 (φR) son los terminales de salida del comparador de fase de la bomba de carga externa. Dado que se usa el terminal de salida de la bomba de carga interna de 5 pines (Do), normalmente estos terminales no se conectan en ninguna parte. La Tabla 5 resume la relación entre la entrada del pin FC y las características de fase.
| FC: [H] (o abierto) | FC: [I] | |||||
| Hacer | φR | φP | Hacer | φR | φP | |
| fr > fp | h | l | l | l | h | z |
| fr<fp | l | h | z | h | l | l |
| fr = fp | z | l | z | z | l | z |
(Nota) fr: frecuencia de salida del divisor de frecuencia de referencia, fp: frecuencia de salida del divisor de frecuencia de comparación,
Z: indica un estado de alta impedancia
En este caso, configure un circuito externo con transistores como se muestra en la Fig.10. En este momento, se abre el quinto pin (Do) de la terminal de salida de la bomba de carga interna.
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| Figura 10. Configuración del circuito alrededor de PLL (2) Configuración usando bomba de carga externa |
filtro de bucle Debido a que el filtro de bucle utiliza un filtro de paso bajo como se muestra en la figura 11, a veces se le llama simplemente filtro de paso bajo. El término "bomba de carga" se ha utilizado anteriormente, y se le da este nombre porque aumenta o disminuye la carga del condensador del filtro de bucle.
Ahora, dado que la señal de control que impulsa el VCO es una corriente continua, el papel del filtro de bucle insertado entre el comparador de fase y el VCO es
- Elimina los componentes de alta frecuencia y el ruido contenido en la salida del comparador de fase
- Persistencia de bloqueo después de capturar una señal externa (función de retención)
es.
Si solo se tiene en cuenta la función de retención de este filtro de bucle y se aumenta la constante de tiempo, no solo no podrá seguir cambios rápidos en la entrada, sino que también perderá el bloqueo y perderá su funcionalidad como PLL. Dado que no sube ni baja cuando está bloqueado, es lo mismo que si el circuito estuviera desconectado, y debido a que depende solo de la función de retención del capacitor en el circuito del filtro de bucle, es posible un ruido bajo. De esta manera, el filtro de bucle afecta en gran medida el rendimiento de todo el PLL.
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| Figura 11. Tipos de circuitos de filtro de bucle |
Los tipos de filtros de bucle son (a) filtros de retraso, (b) filtros de adelanto-atraso, (c) filtros activos, etc.
En cuanto al rango de voltaje de sintonización del VCO de la serie Mini-Circuits POS, el rango recomendado es de 1 V a 16 V (el rango de funcionamiento es de aproximadamente 0 V a aproximadamente 20 V). La mayoría de los circuitos integrados PLL están hechos para funcionar a +5 V (aunque no hay problema si el VCO funciona a +5 V o menos...). Incluso si intenta aumentar el voltaje de la fuente de alimentación, +8 V (máx.) es el límite del voltaje de la fuente de alimentación del MB1501 de acuerdo con las especificaciones. En ese caso, utilizaremos un filtro activo que puede expandir (amplificar) la señal del comparador de fase. La figura 12 muestra un ejemplo de la configuración de cambio de nivel del filtro de bucle. R1, R2 y C constituyen la constante del filtro de bucle.
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| Figura 12. Ejemplo de configuración de cambio de nivel con filtro activo |
Mirando la configuración del filtro de bucle, parece que el filtro activo todavía era la corriente principal de ese momento. Para controlar el VCO, se requiere un amplio rango de voltaje de control, mientras que la señal del comparador de fase del circuito PLL varía según el tipo de IC, pero en el pasado era de 1,5 V como máximo y de 2 V como máximo. Parece que se trataba de Dado el sentido común de la época, esto significaba que difícilmente se podía tomar el ancho variable del VCO. Por lo tanto, la señal del comparador de fase se expandió (amplificó) y cambió a variación completa para controlar el VCO. En realidad, la razón principal por la que el circuito PLL es difícil es expandir la salida de este comparador de fase. No sé si los libros de referencia sobre PLL son demasiado teóricos, pero puede que la configuración del filtro activo, que tiene un circuito complicado, te haya venido bien.
Como consejo para crear un circuito PLL simple y estable, recomiendo usar un filtro de adelanto y retardo en lugar de un filtro activo. Los filtros de retardo y los filtros de retardo-adelanto se utilizan de manera elegante, pero son esencialmente circuitos de suavizado. En comparación con el circuito de suavizado utilizado para rectificar la frecuencia de alimentación de 50 Hz/60 Hz, la ondulación es de 10 kHz, por lo que debería ser posible con una configuración sencilla. Lo importante es controlar el VCO directamente con la señal del comparador de fase .
Entonces la salida del filtro de bucle no excederá los 5V. ¡Pero aquí está el saber hacer de SPECTRUM! ! . Deje que el filtro de bucle use obstrucciones . La figura 13 muestra la configuración de cambio de nivel considerada.
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| Figura 13. Ejemplo de configuración de cambio de nivel examinado en SPECTRUM |
La configuración del filtro de bucle es un filtro de retardo-adelanto. Si el amplificador de búfer (OP1) es un amplificador OP de entrada FET con una pequeña corriente de fuga de entrada, está bien. Una fuga grande debilita la función de retención del filtro de bucle. Ahora, veamos la parte donde Va se pone los zuecos. Es el método de sumar con la señal del filtro loop en OP2.
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